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byvhdstopwatchl
- 1.高精度数字秒表(0.01秒的vhdl语言实现) 2.具有定时,暂停,按键随机存储,翻页回放功能; 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔,可控性高。 5.模块化设计,其中的许多函数可以成为vhdl语言的通用经典例子(包含分频电路设计,动态扫描时钟设计,译码电路设计,存储器设计,存储回放显示设计)-1. High-precision digital stopwatch (0.01 seconds vhdl la
DC
- 基于VHDL的数字时钟,包含设置时间,闹钟,以及整点报时的功能。设置时间和闹钟时数码管闪烁。-Based on VHDL digital clocks, including setting time, alarm clock, and the function of the time on the hour. Set a time when the alarm clock and digital tube twinkle.
VHDL-counter
- 在数字电路中,常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号。我们知道,在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述,在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频。 -In digital circuits, and often need high frequency clock divider operating in lower frequency clock signal. We know that when the c
fVerrilog_Devr
- 朋友,我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的,现在就将她的Verilog源码也一并贡献给大家:8位优先编码器,乘法器,多路选择器,二进制转BBCD码,加法器,减法器,简简单易懂状态机,四位比较器,7段数码管,i2c总线,lcd液晶LCD显示出来,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟 可直接使用。 -Friends, I Jawen. See previous upload a CPLD Development Board VHDL so
clock3
- VHDL语言编写的带整点报时的8段数码管数字时钟-Digital clock VHDL language with hourly chime
digital-clock_VHDL
- 使用VHDL实现数字时钟,已在FPGA上验证-use VHDL to build a digital clock, has been validated on FPGA
jing
- 用VHDL语言编程一个具有秒计时,定时的数字时钟,其中包括程序,图示,仿真结果及报告。-VHDL programming a stopwatch, digital clock timing, including procedures, icon, simulation results and reports.
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- 用VHDL写的一个数字时钟程序,调试成功-Use VHDL to write a digital clock procedures, debugging success
clock
- 基于VHDL的数字时钟设计,能很好的模拟数字时钟显示-VHDL-based digital clock design, can be a good analog and digital clock display
clock
- 基于vhdl的数字时钟,可以定时报警,可以调分钟,小时-Based vhdl digital clock, timer alarm, you can tune in minutes, hours
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- VHDL实验的程序,数字时钟,进行分秒计时,用数码管显示-VHDL experimental procedures, digital clock, for every minute timer with digital display
digital-clock
- 基于FPGA的数字时钟设计,时钟可以按设定好的时间进行自动计时,FPGA板子上可以显示相应的时钟数字,是数字电路课程的一个课程设计,也是对于VHDL语言的一个熟悉过程.-FPGA-based digital clock design, the clock can be a good time to set automatic timing, FPGA board clock can display the corresponding figure is a digital circuit des
EDA_VHDL_shuzizhong
- EDA课程设计实验VHDL硬件描述语言实现数字时钟-EDA curriculum design experiments VHDL hardware descr iption language digital clock
time-project
- 用VHDL语言实现数字时钟显示、控制、复位、加减、按键消抖-Using VHDL digital clock display, control, reset, subtraction, key debounce etc.
mathtime
- 数字时钟maxplusii的实现,融合了VHDL与数字电路的内容,可自己添加一些自己想要的比如说彩灯,正点报时等功能-Digital clock maxplusii implementation combines the contents of VHDL and digital circuits, some of you want to add your own lantern, punctual timekeeping functions, for example
Timer_New
- 数字时钟,24小时显示功能 但是清零有问题-Timer for vhdl
VHDL-Multi-fuction-Clock
- 设计一个多功能数字钟,要求显示格式为小时-分钟-秒钟,整点报时,报时时间为10 秒,即从整点前10 秒钟开始进行报时提示,喇叭开始发声,直到过整点时,在整点前5 秒LED 开始闪烁,过整点后,停止闪烁。系统时钟选择时钟模块的10KHz,要得到1Hz 时钟信号,必须对系统时钟进行10,000次分频。调整时间的的按键用按键模块的S1 和S2,S1 调节小时,每按下一次,小时增加一个小时,S2 调整分钟,每按下一次,分钟增加一分钟。另外用S8 按键作为系统时钟复位,复位后全部显示00-00-00。-T
shuzhishizhong
- 数字时钟的verilog程序,课程设计,数字电子技术实验,VHDL-VHDL Verilog.
baduanshumaguan
- 用VHDL语言设计并实现一电路,其功能是8个数码管分别显示数字0-7。首先是数码管0显示0,其他数码管不显示;然后是数码管1显示1,其他数码管不显示;依此类推,数码管7显示完后再显示数码管0,这样循环下去。(提示:数字0-7的循环可以使用8进制计数器对1Hz的时钟信号进行计数得到,计数器的输出送到BCD到七段数码管的译码器,由其驱动数码管显示相应的数字。)(Using VHDL language to design and implement a circuit, its function is
kebenchengxu
- VHDL代码,一些课本的小程序。包含3线-8线译码器,4选1选择器,6层电梯,8线-3线编码器,8线-3线优先编码器,8选1,BCD-7段显示译码器真值表,半加器,摩尔状态机,数字频率计,数字时钟,同步计数器,序列检测器的设计,序列信号发生器,一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3